Beschreibung
In dieser Arbeit werden zwei Hochgeschwindigkeits-Volladdiererzellen mit niedrigem Stromverbrauch vorgestellt, die mit alternativen internen Logikstrukturen, Gate Diffusion Input (GDI)-Logikstilen und hybriden CMOS-Logikstilen entwickelt wurden, um das Power Delay Product (PDP) zu reduzieren. Dieses Addierermodul wurde mit geringem Stromverbrauch, hoher Geschwindigkeit und vollem Spannungshub entwickelt. Der erste Entwurf verwendet hybride Logik. Das zweite Design macht XOR/XNOR-Gatter für den Entwurf von Volladdiererzellen überflüssig und verwendet GDI (Gate-Diffusion-Input), um eine stromsparende Hochgeschwindigkeits-Digitalkomponente mit vollem Spannungshub zu schaffen. Die Arbeit vergleicht die Geschwindigkeit und den Stromverbrauch anderer Low-PDP-Volladdierer. Alle Volladdierer wurden in 180-nm-Technologie entwickelt und mit einem umfassenden Prüfstand getestet, der den In-Out-Strom und den Versorgungsstrom misst. Simulationen sollten zeigen, dass der vorgeschlagene Volladdierer einen 80-prozentigen PDP-Vorteil gegenüber seinem Gegenstück hat.
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Autorenportrait
Signora M.Kalaiyarasi, Professore assistente, Istituto di tecnologia Bannari AmmanR.Saravanan, Professore assistente, Collegio di ingegneria di MuthayammalP.Prabhu, Responsabile di progetto, HCL Technologies
